Imec與Cadence攜手成功實現首款3奈米測試晶片設計定案

全球領先奈米電子與數位技術研究創新中樞imec與全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣佈，經由雙方長時間深入合作，率先業界達成3nm測試晶片定案。這項旨在實現更先進3nm晶片設計的計畫是採用極紫外光微影製程(EUV)及193浸潤(193i)微影導向設計規則，與Cadence® Innovus™設計實現系統和Genus™合成解決方案。Imec為測試晶片運用業界通用的64位元CPU，配合客製3nm標準元件庫和TRIM金屬的流程，將繞線間距縮小至21nm。Cadence與imec攜手打造3nm實現流程的完整驗證，為新一代設計創新做好準備。全球領先奈米電子與數位技術研究創新中樞imec與全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣佈，經由雙方長時間深入合作，率先業界達成3nm測試晶片定案。這項旨在實現更先進3nm晶片設計的計畫是採用極紫外光微影製程(EUV)及193浸潤(193i)微影導向設計規則，與Cadence® Innovus™設計實現系統和Genus™合成解決方案。Imec為測試晶片運用業界通用的64位元CPU，配合客製3nm標準元件庫和TRIM金屬的流程，將繞線間距縮小至21nm。Cadence與imec攜手打造3nm實現流程的完整驗證，為新一代設計創新做好準備。全球領先奈米電子與數位技術研究創新中樞imec與全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣佈，經由雙方長時間深入合作，率先業界達成3nm測試晶片定案。這項旨在實現更先進3nm晶片設計的計畫是採用極紫外光微影製程(EUV)及193浸潤(193i)微影導向設計規則，與Cadence® Innovus™設計實現系統和Genus™合成解決方案。Imec為測試晶片運用業界通用的64位元CPU，配合客製3nm標準元件庫和TRIM金屬的流程，將繞線間距縮小至21nm。Cadence與imec攜手打造3nm實現流程的完整驗證，為新一代設計創新做好準備。